CPU是如何设计的(2)

　　6、后布局优化，时钟树综合和布线设计。在物理综合的基础上，可以采用Astro工具进一步进行后布局优化。在优化布局的基础上，进行时钟树的综合和布线。Astro在设计的每一个阶段，都同时考虑时序、信号、功耗的完整性和面积的优化、布线的拥塞等问题。其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了设计中由于超深亚微米效应产生的相互关联的复杂问题。

　　7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值。这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真。有了设计的版图，使用Sign-Off参数提取的工具，如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取，然后输入到时序和功耗分析工具进行时序和功耗的分析。

　　8、后仿真，以及时序和功耗分析。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能进行时序分析，以及信号完整性分析，可以做串扰延迟分析、IR drop(电压降)的分析和静态时序分析。在分析的基础上，如发现设计中还有时钟违规的路径，Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力，能验证整个IC设计中的平均峰值功耗，帮助工程师选择正确的封装，决定散热和确证设计的功耗。在设计通过时序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动态的电压降分析，以及电迁移的分析。

　　9、ECO(工程修改命令)修改。当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要对设计的部分进行小范围的修改和重新布线。ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的时序信息没有改变。

　　10、物理验证。物理验证是对版图的设计规则检查(DRC)及逻辑图网表和版图网表比较(LVS)。将版图输入Hercules，进行层次化的物理验证，以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题。其中DRC用以保证制造良率，LVS用以确认电路版图网表结构是否与其原始电路原理图(网表)一致。LVS可以在器件级及功能级进行网表比较，也可以对器件参数，如MOS电路沟道宽/长、电容/电阻值等进行比较。

　　在完成以上步骤之后，设计就可以签收、交付到芯片制造厂了(Tape out)。